Il futuro della computazione si sposta verso dimensioni quasi atomiche. Secondo la nuova roadmap presentata da Imec, l'industria dei semiconduttori punta a raggiungere nodi di processo da 0,3 nanometri entro il 2038. Questo obiettivo non rappresenta solo un'evoluzione numerica, ma un cambio di paradigma nel modo in cui viene interpretata la densità dei transistor.
Oltre la Legge di Moore classica
Imec propone una ridefinizione della celebre legge di Moore. Mentre in passato il focus era quasi esclusivamente sulla riduzione delle dimensioni del singolo transistor, oggi l'attenzione si sposta verso l'area complessiva della cella logica. Questo approccio diventa necessario poiché il CPP (Contacted Poly Pitch) tende a stabilizzarsi; per continuare ad aumentare la densità, i produttori devono quindi ottimizzare l'altezza delle celle e l'architettura complessiva.
La rivoluzione dei transistor CFET
Il punto di svolta tecnologico è previsto per il 2033 con l'introduzione del nodo A7 (circa 0,7 nanometri). In questa fase diventeranno vitali i transistor CFET (Complementary FET). A differenza delle architetture attuali, dove i transistor di tipo n e p sono affiancati, i CFET prevedono un impilamento verticale. Questa struttura 3D elimina la separazione tradizionale tra n e p nell'altezza della cella, permettendo una riduzione dell'area fino al 20% e superando i limiti fisici del layout planare.
Tappe fondamentali della roadmap
Il percorso verso lo 0,3nm è scandito da obiettivi intermedi ambiziosi. Già nel 2028 Imec prevede l'operatività della classe A14 (1,4 nanometri), con una riduzione del CPP a 45 nanometri e un'altezza della cella di 115 nanometri. Proseguendo verso il 2033, l'altezza della cella dovrebbe scendere a circa 80 nanometri, passando a un'architettura a 4,5 track.
Nuovi materiali e memorie
Per sostenere questa scalabilità, Imec sta esplorando l'integrazione di materiali 2D TMD per ridurre le lunghezze dei canali, pur dovendo risolvere criticità legate alla resistenza di contatto. Parallelamente, la ricerca si sta concentrando sulle memorie ferroelettriche (sia condensatori che FET), candidate ideali per abilitare operazioni a bassa tensione e un'integrazione ad altissima densità, essenziali per le future generazioni di hardware AI e data center.